
1纳米大战打响 台积电A14工艺领跑!全球最大的晶圆代工厂台积电确认其继2nm工艺之后的下一代工艺命名为“A14”,并公布了详细的路线图,目标是在2027年实现试生产。台积电正式宣布其1.4nm级超精细工艺“A14”的发布日期,以应对来自英特尔和三星电子的激烈竞争。台积电正在台湾中部科学园区建设一座新的晶圆厂,投资额约为490亿美元。该晶圆厂预计将于2027年底进行试生产,并于2028年开始全面量产。

A14工艺基于台积电第二代纳米片晶体管架构。与2nm工艺相比,在相同功耗水平下,性能提升15%,而功耗最多可降低30%。逻辑密度提升超过20%,能够制造更小巧、更高效的AI加速器和移动芯片组。台积电计划在A14工艺的初期阶段利用现有的“低数值孔径EUV”设备应用多重曝光技术,确保良率和成本效益。随后,在2027年第三季度左右,逐步引入ASML的下一代“高数值孔径EUV”设备,实现技术进步。

业界预计,A14工艺将成为2028年发布的iPhone 20(暂定名)以及下一代AI服务器芯片组的关键生产基地。三星电子已将其1.4nm工艺的量产目标调整至2029年,而台积电通过确认2027年试生产和2028年量产的计划,在先进制造工艺的竞争中占据了优势地位。分析师指出,台积电将工艺命名为“A14”,标志着埃格斯特朗时代的开启。鉴于人工智能的蓬勃发展,能效已成为半导体性能的关键指标,台积电的低功耗、高能效工艺路线图将产生强大的“锁定”效应,从而留住苹果和英伟达等主要客户。

台积电业务发展及全球销售高级副总裁兼副首席运营Kevin Zhang表示,A14是一项全新的工艺技术,基于公司第二代GAAFET纳米片晶体管和新的标准单元架构,旨在实现性能、功耗和尺寸缩放方面的优势。与N2工艺相比,A14工艺在相同功耗和复杂度下可实现10%至15%的性能提升,在相同频率和晶体管数量下功耗降低25%至30%,晶体管密度提高20%至23%。由于A14是一个全新的工艺节点,因此需要全新的IP、优化和EDA软件。A14还采用了NanoFlex Pro技术,使设计人员能够以非常灵活的方式设计产品,实现最佳的功率性能优势。台积电计划在2029年推出带有SPR背面供电的A14工艺。
三星电子的晶圆代工部门设定了目标,力争在2030年前推出1纳米工艺。1纳米技术被视为一项梦寐以求的创新工艺,可以将半导体芯片中负责数据处理的组件宽度缩小至1纳米。三星电子通过制定2030年前实现1纳米工艺的路线图,与台积电展开公平的技术竞争。自2019年宣布“2030年成为系统半导体第一”的愿景以来,三星电子一直致力于追赶台积电,尤其是在先进制造工艺方面。三星电子正在为其尖端的2纳米技术进行多项改进,包括为特斯拉的2纳米芯片“AI6”开发一种名为“SF2T”的定制工艺,用于量产。这款芯片将于2027年开始在三星电子位于美国泰勒的新晶圆代工中心生产。
Rapidus公司致力于为先进半导体提供代工服务,计划于2026年底开始生产客户设计的2纳米测试芯片。Rapidus的目标是在1纳米制程节点上将与台积电的技术差距缩小到六个月左右。按照最初计划,Rapidus将于2029年开始生产,目标是快速实现量产,以跟上竞争对手的步伐。
设计、开发和制造2nm及以下的芯片需要一系列全新的商业和技术权衡。在如此小的尺寸下,缩小器件特征的主要目标是实现每瓦性能的数倍提升,但这并非像在硅片上集成更多晶体管那么简单。在这样的尺寸下,几个原子的偏差,或者信号路径中纳米级的空隙或毛刺,都可能影响性能。导线和金属层变得如此纤薄,任何异常都可能导致意料之外的热梯度和热迁移,从而降低可靠性并缩短器件寿命。此外,诸如光刻胶之类的材料需要极高的纯度,其杂质含量必须以千万亿分之一来衡量。
几乎所有这些尖端芯片都是异构的。虽然部分逻辑电路采用2纳米或18埃工艺,但大多数设计也使用了采用较旧工艺开发的芯片进行封装。混合制造工艺并非新鲜事,但这些组合的规模和潜在影响正变得越来越具有挑战性。像谷歌、特斯拉、微软和Meta这样的大型系统公司不断追求更高的性能,这需要比单个光罩所能提供的更大的面积。解决方案是将不同的功能划分成芯片组,并使用中介层将它们连接起来,这样每个系统的逻辑密度就比单个光罩大小的SoC所能提供的要高得多。但随着芯片组数量的增加,这种方法很容易从一个难题变成一个无法解决的问题。
在2纳米及以下制程工艺中,几乎所有挑战都相互关联。孤立地解决一个挑战很可能导致其他地方出现更棘手的问题。通过结合更快的互连技术、针对不同类型的数据进行优化、算法量化以及软硬件协同设计,性能得到了显著提升。但它们实现性能提升的方式却可能大相径庭。每个新节点和每种新的多芯片架构都涉及更多交互,工程上的回旋余地也更小。但这并非扩展的终点。如果真正的3D-IC设计能够成功部署,性能和功耗有望再提升一个数量级甚至更多。
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